ID Artikel: 000084246 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 18/03/2013

Galat: Parameter PLL fractional 'mimic_fbclk_type' diatur ke nilai ilegal 'none' pada node >name<

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda mungkin mendapatkan galat ini jika berkas QUartus® II IP (qip) yang dihasilkan oleh megafungsi Altera_PLL tidak direferensikan selama kompilasi Quartus II. File .qip ini berisi penetapan clock umpan balik yang diperlukan dan tanpanya, Anda akan melihat galat ini.

Resolusi

Tambahkan berkas .qip yang dihasilkan oleh megafungsi Altera_PLL ke proyek Anda, dengan masuk ke menu Proyek di perangkat lunak Quartus II dan pilih Tambahkan/Hapus File di Project...

Produk Terkait

Artikel ini berlaku untuk 15 produk

Cyclone® V ST SoC FPGA
Arria® V GX FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Cyclone® V E FPGA
Arria® V GZ FPGA
Cyclone® V GX FPGA
Arria® V GT FPGA
Stratix® V E FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V SE SoC FPGA
Stratix® V GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.