ID Artikel: 000084258 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 14/08/2013

Mengapa kesalahan berikut terlihat saat saya mencoba menyimulasikan konfigurasi Port Root PCIe Avalon-MM?

Lingkungan

  • Arria® V Hard IP untuk PCI Express* Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena bug dalam perangkat lunak Quartus® II versi v12.1SP1 dan sebelumnya, skrip pengaturan ModelSim® yang dibuat secara otomatis, msim_setup.tcl, menghasilkan kesalahan format yang ditunjukkan di bawah ini saat menggunakan Stratix® V atau Arria® V GZ Hard IP Core untuk PCI Express® IP yang dikonfigurasi sebagai Port Root Avalon® Memory-Mapped (Avalon-MM). Kesalahan ini diamati di ModelSim saat menggunakan skrip pengaturan yang terletak di direktori berikut:

    <Nama Qsys>\simulasi\mentor\msim_setup.tcl

    # ** Galat: (vopt-7) Gagal membuka file info "pcie_sv_hip_avmm_0/_info" dalam mode baca.

    # Tidak ada file atau direktori seperti itu. (errno = ENOENT)

    # ** Kesalahan: ./.. submodules/altpcie_sv_hip_avmm_hwtcl.v(2354): Modul 'altpcietb_bfm_log_common' tidak didefinisikan.

    # ** Galat: (vopt-7) Gagal membuka file info "pcie_sv_hip_avmm_0/_info" dalam mode baca.

    # Tidak ada file atau direktori seperti itu. (errno = ENOENT)

    # ** Kesalahan: ./.. submodules/altpcie_sv_hip_avmm_hwtcl.v(2355): Modul 'altpcietb_bfm_req_intf_common' tidak didefinisikan.

    # ** Galat: (vopt-7) Gagal membuka file info "pcie_sv_hip_avmm_0/_info" dalam mode baca.

    # Tidak ada file atau direktori seperti itu. (errno = ENOENT)

    # ** Kesalahan: ./.. submodules/altpcie_sv_hip_avmm_hwtcl.v(2356): Modul 'altpcietb_bfm_shmem_common' tidak didefinisikan.

    # ** Galat: (vopt-7) Gagal membuka file info "pcie_sv_hip_avmm_0/_info" dalam mode baca.

    # Tidak ada file atau direktori seperti itu. (errno = ENOENT)

    # ** Kesalahan: ./.. submodules/altpcie_sv_hip_avmm_hwtcl.v(2357): Modul 'altpcietb_ltssm_mon' tidak didefinisikan.

    # Optimasi gagal

    # Kesalahan memuat desain

    Resolusi

    Masalah ini hanya diamati dengan skrip simulasi IP mandiri. Testbench lengkap yang Dibuat Otomatis berfungsi dengan benar.

    Sebagai solusinya, hapus empat baris 2354 hingga 2357 yang ditunjukkan di bawah ini yang ditemukan dalam file altpcie_sv_hip_avmm_hwtcl.v

    altpcietb_bfm_log_common bfm_log_common ( .dummy_out (bfm_log_common_dummy_out));
    altpcietb_bfm_req_intf_common bfm_req_intf_common ( .dummy_out (bfm_req_intf_common_dummy_out));
    altpcietb_bfm_shmem_common bfm_shmem_common ( .dummy_out (bfm_shmem_common_dummy_out));
    altpcietb_ltssm_mon ltssm_mon ( .dummy_out (ltssm_dummy_out), .ep_ltssm (5\'h0), .rp_clk (sim_pipe_pclk_out), .rp_ltssm (ltssmstate), .rstn (npor));

    Masalah ini akan diperbaiki dalam rilis perangkat lunak Quartus® II di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GZ FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.