ID Artikel: 000084272 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 06/01/2014

Mengapa simulasi dekoder ALTECC mengalami gangguan ketika bit paritas salah?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Intel® FPGA IP Turbo Encoder/Decoder IP-TURBO
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Dalam perangkat lunak Quartus® II versi 12.1 SP1 dan yang lebih baru, pada keluaran dari megafungsi dekoder ALTECC Anda mungkin melihat gangguan pada bit paritas untuk semua kesalahan bit tunggal.

    Resolusi

    Untuk mengatasi masalah ini, tambahkan satu tahap pipeline pada hasil dekode dengan mengatur latensi output dari 1 siklus clock dalam wizard ALTECC.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.