Saat menggunakan nol delay compensation (ZDB) pada perangkat Stratix® III atau Stratix IV PLL, Anda harus menginterensiasi pin dwiarah dan menghubungkannya ke port fbmimicbidir PLL. Pin dwiarah ini harus ditempatkan pada pin PLL_FB_CLKOUTp untuk PLL kiri/kanan, dan pada pin PLL_FBp_CLKOUT1 untuk PLL atas/bawah.
Output clock buffer nol delay yang merupakan clock keluaran yang dikompensasi dari PLL harus ditempatkan pada pin PLL_CLKOUTn untuk PLL kiri/kanan, dan pada salah satu pin PLL_CLKOUT yang tersisa untuk PLL atas/bawah.
Pin I/O dwiarah "menirukan" selalu diaktifkan, tetapi Altera merekomendasikannya untuk tetap tidak terhubung di board Anda. Jika Anda menggunakannya sebagai clock sekunder, ia tidak akan memiliki hubungan fase yang sama dengan output clock terkompensasi buffer nol tunda. Gunakan analisis waktu simulasi atau waktu untuk menentukan hubungan fase dengan clock output yang dikompensasi. Selain itu, pemuatan apa pun pada pin I/O mimic dwiarah akan memengaruhi waktu pada keluaran clock buffer nol delay. Hal ini akan membahayakan mode kompensasi umpan balik buffer nol tunda dan dapat mengakibatkan hasil peralihan fase yang berbeda antara clock sumber PLL dan zero delay buffer compensated output clock.
Informasi lebih lanjut tentang fitur ini tersedia di masing-masing buku panduan perangkat.