ID Artikel: 000084309 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 09/12/2013

Mengapa saya melihat Kesalahan Fatal pada perangkat lunak Quartus II setelah merongrong output PLL Stratix III saya langsung ke pin keluaran perangkat?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah dalam perangkat lunak Quartus® II versi 13.1 dan sebelumnya, Anda mungkin melihat galat fatal jika Anda menghubungkan output clock Stratix® III PLL langsung ke pin keluaran perangkat.

Resolusi

Untuk mengatasi galat ini:

  • Lepaskan koneksi.
  • Gunakan clock keluaran PLL untuk clock tahap register keluaran DDIO yang memiliki port data_h it\'s terikat ke \'1\' dan port data_l it\'s yang diikat ke \'0\'. Ini menghasilkan sinyal clock yang merambat melalui tahap output DDIO tetapi menghilangkan koneksi langsung ke pin.

Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Quartus II di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® III FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.