ID Artikel: 000084312 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 26/03/2013

Mengapa penggabungan Blok DSP tidak terjadi?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Perangkat lunak Quartus® II tidak boleh menggabungkan pengganda independen menjadi satu atau dua Blok DSP saat menggunakan rangkaian perangkat Cyclone® V, Arria® V, dan Stratix® V.

Sebagai contoh:

Tiga multiplier independen 9x9 dibagi menjadi tiga Blok DSP, bukan digabungkan menjadi satu Blok DSP.

Dua multiplier independen 16x16 dimasukkan ke dalam dua Blok DSP alih-alih digabungkan menjadi satu Blok DSP.

Tiga multiplier independen 18x18 dimasukkan ke dalam tiga Blok DSP alih-alih digabungkan menjadi dua Blok DSP.

Resolusi

Penggabungan pengganda independen akan secara otomatis berlaku ketika perangkat lunak Quartus® II telah menentukan Blok DSP yang tidak mencukupi pada perangkat atau dalam wilayah LogicLock.

Produk Terkait

Artikel ini berlaku untuk 15 produk

Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.