ID Artikel: 000084315 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 12/02/2013

Galat (10149): Galat Deklarasi HDL Verilog di core_debug.sv(1): pengidentifikasi "seq_core_debug_pkg" sudah dinyatakan dalam lingkup sekarang

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Pesan galat analisis dan sintesis ini mungkin terlihat di proyek contoh UniPHY ketika UniPHY Intel® FPGA IP memiliki kombinasi pengaturan berikut:

    • Pengaturan PHY: Opsi mode berbagi PLL/DLL/OCT apa pun yang diatur ke host atau agen
    • Diagnostik: Mengaktifkan Kit Peralatan Debug Pada Chip EMIF dipilih

    Masalahnya adalah karena berkas core_debug.sv yang tercantum dua kali dalam contoh desain berkas .qip.

    Resolusi

    Solusinya adalah mengomentari salah satu berkas dalam contoh desain berkas .qip. Misalnya:

    #set_global_assignment -library "_example" -name SYSTEMVERILOG_FILE [file join $::quartus(qip_path) "_example/submodules/_example_if0_s0_software/core_debug.sv"]

    Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus® II versi 13.0.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Stratix® V GX FPGA
    Stratix® V GS FPGA
    Stratix® V E FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.