ID Artikel: 000084325 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Apakah ada perubahan dalam batas Stratix PLL VCO dalam perangkat lunak Quartus® II versi 2.2 SP1?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Ya. Berdasarkan data karakterisasi silikon, perubahan berikut dibuat pada spesifikasi Stratix PLL (Enhanced PLL/Fast PLL untuk semua perangkat Stratix) dalam perangkat lunak Quartus II versi 2.2 SP1:

Sebelum Versi 2.2 SP1:

Rentang VCO untuk EPLL dan FPLL diatur antara 300-1000MHz, karakterisasi silikon yang tertunda.

Perubahan berikut dibuat untuk Stratix Waktu PLL dalam perangkat lunak Quartus II versi 2.2 SP1:

Untuk PLL yang Disempurnakan (EPLLs):

Perangkat lunak Quartus II versi 2.2 SP1 akan memberlakukan rentang VCO 300-800 MHz sebagaimana ditentukan dalam lembar data rangkaian perangkat Stratix untuk tingkat kecepatan -5 dan -6. Rentang VCO untuk tingkat kecepatan -7 adalah 300-600 MHz.

Untuk PLL Cepat (FPLL):

Perangkat lunak Quartus II versi 2.2 SP1 akan terus mendukung rentang VCO 300-1000 MHz ketika FPLL digunakan untuk tujuan umum. Rangkaian VCO yang lebih tinggi memungkinkan lebih banyak fleksibilitas dalam memilih faktor perkalian dan pembagian dalam Quartus. Ketika FPLL digunakan dalam mode Sinkron Sumber, rentang frekuensi VCO tidak berubah dari spesifikasi lembar data 300-840 MHz.

Lembar data rangkaian perangkat Stratix akan diperbarui untuk mencerminkan spesifikasi baru untuk perangkat kelas kecepatan -5,-6 dan -7.

Penanganan masalah Untuk Desain yang Terpengaruh:

  1. Karena perangkat lunak Quartus II versi 2.2 SP1 mendukung rentang VCO 300-1000 MHz untuk FPLL, jika memungkinkan, EPLL dapat di-port ke FPLL dengan memeriksa kotak centang "Gunakan PLL Cepat" pada halaman 1 dari mega-wizard ALTPLL. Perhatikan bahwa, ini mungkin tidak mungkin dilakukan jika desain memerlukan penggunaan output clock eksternal khusus yang hanya tersedia di EPLLs.

    Selain itu, hal di atas tidak dapat terpenuhi jika PLL menggunakan salah satu fitur spesifik EPLL seperti switchover Clock, Bandwidth yang Dapat Diprogram, Konfigurasi Ulang PLL, Spread Spectrum dll, atau jika pin input/output clock terkunci di desain.

  2. Solusi lain adalah membagi frekuensi output antara 2 atau lebih EPLL.

    Contoh:

    Inclk ke EPLL = 33,3333 MHz, Output yang Diinginkan pada 66,6666 MHz, 100 MHz, dan 166,66 MHz. LCM dari frekuensi output ini adalah 999,9 Mhz yang akan menghasilkan yang tidak pas.

Untuk kombinasi di atas:

Quartus II Versi 2.2 - Memenuhi kombinasi frekuensi Input/Output.

Quartus II Versi 2.2 SP1 - Tidak dapat memenuhi dan dapat menawarkan frekuensi clock output seperti yang ditunjukkan di bawah ini:

  1. 66,666 MHz, 111,11 MHz, 166,66 MHz (VCO pada 333 MHz) atau
  2. 62,5 MHz, 100,00 MHz, 166,66 MHz (VCO pada 500 MHz)

Dalam contoh di atas, keluaran 100 MHz dapat dipindahkan ke EPLL lain yang terpisah dari yang mengeluarkan keluaran 66,66 MHz dan 166,66 MHz.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.