Tidak, di perangkat Stratix® III dan Stratix IV, clock resynchronization half-rate digabungkan dari satu grup DQ ke grup DQ berikutnya secara langsung di IOE. Oleh karena itu, Data Laju Separuh menggunakan Altera Altmemphy Tidak Boleh Saling Berhubungan.
Persyaratan ini tidak memengaruhi Full-Rate Altmemphy Datapaths. Lihat AN 435: Menggunakan SDRAM DDR dan DDR2 pada perangkat Stratix III dan Stratix IV (PDF) untuk informasi lebih lanjut.