ID Artikel: 000084335 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/11/2013

Dapatkah Jalur Data DDR Half-Rate atau DDR2 Altmemphy diintervensi dalam perangkat Stratix III dan Stratix IV?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Tidak, di perangkat Stratix® III dan Stratix IV, clock resynchronization half-rate digabungkan dari satu grup DQ ke grup DQ berikutnya secara langsung di IOE. Oleh karena itu, Data Laju Separuh menggunakan Altera Altmemphy Tidak Boleh Saling Berhubungan.

Persyaratan ini tidak memengaruhi Full-Rate Altmemphy Datapaths. Lihat AN 435: Menggunakan SDRAM DDR dan DDR2 pada perangkat Stratix III dan Stratix IV (PDF) untuk informasi lebih lanjut.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® III FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.