ID Artikel: 000084352 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 03/12/2012

Dalam Inti IP MAC dan PHY 40 GbE dan 100 GbE, Perangkat Lunak Quartus II Melaporkan Pelanggaran Lebar Denyut Minimum untuk Beberapa Sinyal Clock PHY 10 Gbps

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Dalam inti MAC dan PHY IP 40 GbE dan 100 GbE, perangkat lunak Quartus II melaporkan pelanggaran lebar pulsa minimum untuk PHY Latensi Rendah 10 Gbps desain pada sinyal clock berikut:

    x_top|sv_low_latency_phy_inst|sv_low_latency_phy_inst|sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native_inst|sv_xcvr_native_insts[0].gen_bonded_group_native.sv_xcvr_native_inst|inst_sv_pcs|ch[1].inst_sv_pcs_ch|inst_stratixv_hssi_rx_pld_pcs_interface|pld10grxclkout~CLKENA0|outclk x_top|sv_low_latency_phy_inst|sv_low_latency_phy_inst|sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native_inst|sv_xcvr_native_insts[0].gen_bonded_group_native.sv_xcvr_native_inst|inst_sv_pcs|ch[1].inst_sv_pcs_ch|inst_stratixv_hssi_rx_pld_pcs_interface|wys|pld10grxpldclk
    Resolusi

    Masalah ini diperbaiki pada rilis perangkat lunak 12.1 Quartus inti IP.

    Untuk rilis inti IP 12.0, abaikan jalur ini. Pelanggaran lebar denyut minimum ini adalah untuk jalur palsu.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Stratix® IV FPGA
    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.