Karena masalah dalam perangkat lunak Quartus® II, perintah Synopsys Design Constraint (SDC) derive_pll_clocks mungkin tidak membatasi keluaran phase-locked loop (PLL) dengan benar. Masalah ini terjadi ketika desain Anda menggunakan switchover clock PLL pada perangkat 28 nm, termasuk perangkat Stratix® V, Arria® V, dan Cyclone® V. Karena masalah ini, perintah derive_pll_clocks tidak secara otomatis membuat clock yang dihasilkan pada output PLL yang relatif terhadap setiap input clock referensi.
Untuk mengatasi masalah ini, batasi keluaran PLL secara manual menggunakan perintah create_generated_clock SDC. Lihat bagian Artikel Terkait untuk detail lebih lanjut.
Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Prime Pro atau Perangkat Lunak Edisi Standar versi 11.0.