ID Artikel: 000084365 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/06/2014

Mengapa derive_pll_clocks gagal secara otomatis membatasi clock keluaran PLL?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® II, perintah Synopsys Design Constraint (SDC) derive_pll_clocks mungkin tidak membatasi keluaran phase-locked loop (PLL) dengan benar. Masalah ini terjadi ketika desain Anda menggunakan switchover clock PLL pada perangkat 28 nm, termasuk perangkat Stratix® V, Arria® V, dan Cyclone® V. Karena masalah ini, perintah derive_pll_clocks tidak secara otomatis membuat clock yang dihasilkan pada output PLL yang relatif terhadap setiap input clock referensi.

    Resolusi

    Untuk mengatasi masalah ini, batasi keluaran PLL secara manual menggunakan perintah create_generated_clock SDC. Lihat bagian Artikel Terkait untuk detail lebih lanjut.

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Prime Pro atau Perangkat Lunak Edisi Standar versi 11.0.

    Produk Terkait

    Artikel ini berlaku untuk 14 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.