ID Artikel: 000084375 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 14/12/2015

Mengapa saya melihat perbedaan keterlambatan siklus clock satu antara RTL dan simulasi tingkat gerbang?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Karena masalah dalam paket register DSP perangkat lunak Quartus® Prime untuk perangkat seri V, Anda mungkin melihat perbedaan penundaan siklus clock pada register dalam simulasi fungsional tingkat gerbang dibandingkan dengan simulasi fungsional RTL.
Resolusi

Untuk mengatasi masalah ini, ubah opsi yang lebih bugar "Auto Packed Register" dari "Auto" (bawaan) ke "Off" atau unduh patch untuk perangkat lunak Quartus II versi 15.0.2

 

Masalah ini telah diperbaiki dimulai dengan pembaruan versi 15.1 pada perangkat lunak Quartus Prime.

 

Produk Terkait

Artikel ini berlaku untuk 15 produk

Cyclone® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Stratix® V E FPGA
Cyclone® V SX SoC FPGA
Stratix® V GX FPGA
Cyclone® V ST SoC FPGA
Cyclone® V GT FPGA
Arria® V GT FPGA
Cyclone® V GX FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Cyclone® V SE SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.