ID Artikel: 000084433 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Apa yang dimaksud dengan skew antara clock yang didorong dari PLL yang berbeda di perangkat Altera?

Lingkungan

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi Altera® tidak menentukan miring antara clock yang didorong oleh PLL yang berbeda. Waktu penguncian mungkin berbeda dan Altera tidak dapat menjamin bahwa PLL yang berbeda akan mencapai kunci secara bersamaan. Ini juga berlaku untuk kasus ini ketika PLL yang berbeda diatur ulang secara bersamaan.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.