ID Artikel: 000084497 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 11/09/2012

Bagaimana saya dapat memastikan bahwa semua clock output dari Stratix® PLL memiliki fase yang benar, ketika PLL dinyalakan tanpa pengubah clock input?

Lingkungan

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi Mungkin ada beberapa kasus ketika PLL dinyalakan sepenuhnya, tetapi clock input belum mulai berubah. Jika ini masalahnya di sistem Anda, setelah clock input mulai berubah, tegaskan ARESET untuk 10ns dan kemudian izinkan PLL untuk terkunci ke clock input. Ini akan menjamin bahwa semua keluaran clock dari PLL akan memiliki fase yang benar setelah PLL terkunci ke clock input.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.