ID Artikel: 000084498 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 22/08/2016

Mengapa batasan clock untuk ALTPLL salah saat menggunakan derive_pll_clocks?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Karena masalah dalam perangkat lunak Quartus® Prime versi 16.0 dan 16.0 Pembaruan 1, Anda mungkin melihat bahwa nilai fase salah dalam batasan yang dihasilkan oleh derive_pll_clocks. Hal ini terjadi ketika menggunakan IP ALTPLL.
Resolusi Masalah ini telah diperbaiki berawal dari pembaruan perangkat lunak Quartus Prime versi 16.0 2.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Perangkat yang Dapat Diprogram Intel®

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.