Masalah Kritis
Desain SDI dan SDI II yang menargetkan perangkat Cyclone V akan dijumpai kesalahan yang lebih bugar saat Anda menghubungkan clock referensi transiver, xcvr_refclk, ke counter output dari fractional phase-locked loop (fpll). Anda akan mendapatkan pesan galat berikut:
"Tidak dapat menempatkan driver clock global atau regional."
Untuk mengatasi masalah ini, ikuti langkah-langkah berikut:
Buka file _0002.v dan cari modul altera_xcvr_reset_control.
Clock referensi transiver, xcvr_refclk, mengarahkan clock input, meskipun koneksi dari adaptor PHY, phy_adapter.
Buat clock input lain di tingkat atas SDI atau Inti SDI II. Port clock dari altera_xcvr_reset_control menghubungkan ke clock input yang baru dibuat ini. Secara eksternal, clock input ini dapat didorong oleh sumber clock lain atau penghitung keluaran lain dari fpll.
Masalah ini diperbaiki pada SDI dan SDI versi 13.0 SP1 Fungsi II MegaCore.