Galat (18218): Dicoba untuk menyesuaikan <n> IOPLL menggabungkan grup dalam <fewer n="" than=""> Lokasi</fewer></n>

Jika desain yang menargetkan Arria® 10 perangkat melakukan instantiate lebih banyak Loop pengunci fase I/O (PLL) dibandingkan jumlah sumber daya I/O PLL tersedia di perangkat, perangkat lunak Quartus® Prime mengeluarkan galat. Jumlah PLL I/O yang ditunjukkan dalam pesan galat tergantung pada IP Altera® dalam desain Anda, dan nomor ini mungkin lebih besar dibandingkan jumlah PLL I/O yang tercatat dalam Analisis dan Sintesis Laporan.

Misalnya, IP External Memory Interface (EMIF) menggunakan satu I/O PLL untuk setiap bank I/O yang ditempatinya. Fitter menentukan jumlah aktual PLL I/O yang dikonsumsi desain berdasarkan persyaratan pin-out. Jika jumlah PLL I/O ditentukan oleh Fitter melebihi jumlah PLL I/O yang tersedia pada perangkat, suatu terjadi galat.

Contoh lain dari IP Altera yang mengonsumsi PLL I/O meliputi Latensi Rendah 40- dan 100-gigabit per inti IP Ethernet (GbE) kedua, Altera inti IP LVDS SERDES, Altera inti IP PHYLite, dan SerialLite III Inti IP streaming.

Kurangi jumlah PLL I/O dalam desain Anda. Altera merekomendasikan strategi berikut:

• Konversikan beberapa IP I/O PLL dalam desain Anda menjadi IP PLL pecahan mode integer (fPLL).
• EMIF, LVDS SERDES, dan PHYLite adalah Altera yang mengkonsumsi I/O PLL Inti IP yang dapat menghasilkan clock inti tambahan untuk digunakan. Jika desain berisi inti IP ini, pertimbangkan untuk menghasilkan inti tambahan clock untuk mengurangi permintaan I/O PLL. Di editor parameter IP, pilih opsi Tentukan clock inti tambahan berdasarkan opsi PLL yang ada di bawah tab Umum .
• Modifikasi pin-out DARI IP EMIF untuk menggunakan lebih sedikit bank I/O. Untuk konfigurasi tertentu, editor parameter IP EMIF melaporkan bank I/O paling sedikit yang memungkinkan. Lihat Panduan Pin-Out Umum untuk Arria 10 EMIF IP bagian dalam Buku Panduan Antarmuka Memori Eksternal Volume 2: Desain Panduan untuk informasi lebih lanjut.
• Aktifkan opsi berbagi TX PLL di Ethernet IP untuk memungkinkan beberapa contoh Ethernet untuk berbagi I/O PLL tunggal. Misalnya, di editor parameter IP Latensi Rendah 40 dan 100-GbE, pilih Penggunaan opsi eksternal TX MAC PLL di bawah tab Utama . Lihat Bagian PLL TX MAC eksternal dalam Latensi Rendah Panduan Pengguna Fungsi MegaCore MAC dan PHY Ethernet MAC 40 dan 100 Gbps untuk informasi lebih lanjut.