ID Artikel: 000084633 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 31/12/2013

Mengapa sinyal masukan sensitif edge transceiver tidak berdampak pada perangkat transiver Cyclone V, Arria V, dan Stratix V?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Saat mengemudikan sinyal sensitif transiver perangkat Cyclone® V, Arria® V, dan Stratix® V, seperti sinyal rx_std_wa_patternalign, Anda harus tetap mematuhi persyaratan lebar denyut minimum. Lebar denyut tipikal minimum adalah dua siklus clock paralel.

Resolusi

 

Produk Terkait

Artikel ini berlaku untuk 8 produk

Arria® V GX FPGA
Arria® V SX SoC FPGA
Cyclone® V SX SoC FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.