ID Artikel: 000084637 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa saya mendapatkan perangkat Cyclone Kegagalan Pemindaian Batasan LVDSCLKn

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Anda mungkin mendapatkan perangkat Cyclone® Kegagalan Pemindaian Batasan LVDSCLKn karena pada saat daya dimatikan, CLK1& CLK3 dinonaktifkan sementara CLK0 & CLK2 diaktifkan. Jika CLK1 atau CLK3 perlu diverifikasi dalam pengujian pemindaian batas, buffer input pin clock dapat diaktifkan dengan mengonfigurasinya menggunakan instruksi CONFIG_IO.

Hal ini dapat dilakukan dengan menerapkan instruksi CONFIG_IO setelah daya dimatikan sebelum melakukan pengujian pemindaian batas prakonfigurasi. Lihat MorphIO: Solusi Konfigurasi Ulang I/O untuk Perangkat Altera (PDF) untuk informasi lebih lanjut tentang instruksi CONFIG_IO.

Jika Anda ingin menguji pin CLK ini dalam pengujian pemindaian batas prakonfigurasi, unduh pin yang telah dimodifikasi Berkas Boundary-Scan Description Language (BSDL) Cyclone 1149.1.

Jika pin CLK ini tidak perlu berada di rantai JTAG untuk pengujian pemindaian batas, gunakan yang terbaru berkas Cyclone 1149.1 BSDL.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Cyclone® FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.