ID Artikel: 000084661 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 02/04/2014

Mengapa PCI Express Bus Functional Model (BFM) pihak ketiga saya menandai simbol yang tidak valid setelah token End of Data Stream (EDS)?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Arria® V GZ dan Stratix® V Hard IP untuk PCI Express® dapat menyebabkan BFM pihak ketiga menandai simbol yang tidak valid setelah EDS karena alasan berikut:

Ketika Hard IP untuk PCI Express memasuki hot reset, Link Training Status Machine (LTSSM) pertama melewati status Pemulihan. Saat dalam pemulihan. Idle, itu memulai aliran data; sebelum memasuki status Hot Reset, IP mengirim EDS untuk mengakhiri Aliran Data.

Sesuai spesifikasi PCI Express, Hard IP harus mengirim EIEOS setelah EDS, tetapi tidak. Hard IP mengikuti EDS dengan TS1 dengan set bit hot reset.

Masalah ini dapat dilihat dalam simulasi. Tidak ada dampak yang diamati dalam pengujian perangkat keras yang sebenarnya.

Resolusi

Abaikan kesalahan dari BFM pihak ketiga Anda.

Produk Terkait

Artikel ini berlaku untuk 5 produk

Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Arria® V GZ FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.