ID Artikel: 000084687 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 11/09/2012

Bagaimana cara menghubungkan port csr_debugaccess dan csr_burst_count yang dihasilkan oleh DDR3 SDRAM Controller dengan UniPHY?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda akan melihat port csr_debugaccess dan port csr_burst_count yang dihasilkan oleh DDR3 SDRAM Controller IP dengan UniPHY di Quartus® Perangkat lunak II versi 11.0 ketika Anda telah mengaktifkan opsi Register Konfigurasi dan Status (CSR). Port ini sedang diekspor meskipun port tersebut tidak diaktifkan oleh port CSR.

Anda dapat mengikat csr_debugaccess dengan 0 dan csr_burst_count hingga 1.

Definisi kedua sinyal ini ada dalam dokumen Spesifikasi Antarmuka ( PDF) Avalon .

Port akan dihapus di versi IP yang akan datang.

Produk Terkait

Artikel ini berlaku untuk 7 produk

Stratix® III FPGA
Stratix® V GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.