ID Artikel: 000084780 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Apakah model IBIS FPGA saya secara akurat mencerminkan distorsi siklus tugas dari sinyal keluaran FPGA saya?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Model buffer IO akan secara akurat mencerminkan distorsi siklus tugas yang disebabkan oleh buffer itu sendiri.  Namun, model buffer tidak mewakili DCD apa pun pada sinyal yang memakan ke buffer output.  Karena buffer output mungkin memiliki sinyal yang disalurkan dari sumber mana pun, model simulasi tidak memiliki konsep besarnya DCD seperti yang disatukan.

Hubungi vendor alat simulasi Anda untuk detail tentang apakah alat dapat membuat model ini.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® II FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.