Deskripsi
SSTL dan HSTL diferensial memiliki implementasi unik untuk perangkat Stratix® dan Stratix GX tergantung pada jenis fungsi yang diinginkan (input, output, clocking, dll). Daftar berikut merinci spesifikasinya.
Clock Khusus HSTL Diferensial:
Input: Input clock HSTL diferensial menggunakan buffer diferensial khusus (tanpa asosiasi VREF). Dengan demikian, input HSTL diferensial tidak tunduk pada aturan penempatan bantalan yang memengaruhi sinyal ujung tunggal. Lebih lanjut, input clock HSTL diferensial adalah Tidak tunduk pada aturan penempatan bantalan yang akan diterapkan pada sinyal diferensial lainnya seperti LVDS.
Output: Output clock HSTL diferensial diterapkan menggunakan dua keluaran akhir tunggal dan harus mematuhi aturan penempatan bantalan berujung tunggal dan bukan batasan diferensial.
Clock Khusus HSTL Diferensial:
Input: Input clock HSTL diferensial menggunakan buffer diferensial khusus (tanpa asosiasi VREF). Dengan demikian, input HSTL diferensial tidak tunduk pada aturan penempatan bantalan yang memengaruhi sinyal ujung tunggal. Lebih lanjut, input clock HSTL diferensial adalah Tidak tunduk pada aturan penempatan bantalan yang akan diterapkan pada sinyal diferensial lainnya seperti LVDS.
Output: Output clock HSTL diferensial diterapkan menggunakan dua keluaran akhir tunggal dan harus mematuhi aturan penempatan bantalan berujung tunggal dan bukan batasan diferensial.
Clock Khusus SSTL Diferensial:
Input: Tidak didukung.
Output: Output clock khusus SSTL diferensial diterapkan identik dengan keluaran clock HSTL diferensial. Lihat di atas untuk informasi lebih lanjut.
I/Os non-khusus SSTL/HSTL diferensial:
Dukungan HSTL atau SSTL diferensial pada IOs reguler (kadang-kadang disebut sebagai diferensial semu) diterapkan dengan menggunakan dua input atau output HSTL atau SSTL satu akhir. Lebih lanjut, karena ini sebenarnya adalah beberapa sinyal akhir tunggal yang mengemulasi diferensial, sinyal ini terikat oleh pembatasan penempatan bantalan berujung tunggal dan tidak mematuhi batasan diferensial.