ID Artikel: 000084884 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 11/09/2012

Peringatan Kritis: Pin mem_clk[0] harus memiliki Cyclone® Penundaan Input IV E dari Pin ke Sel Internal yang diatur ke 1

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda mungkin mendapatkan peringatan ini di Timing Analyzer saat menerapkan DDR2 High-Performance Controller pada perangkat Cyclone® IV menggunakan perangkat lunak Quartus® II versi 10.0 dan sebelumnya dan jika desain Anda diterapkan dalam mode hibrida. Misalnya, pin DQ di kedua sisi dan baris I/Os, dan "mem_clk" ditempatkan di sisi I/Os, rantai tunda untuk pin clock harus diatur ke 1. Oleh karena itu, Anda melihat peringatan kritis ini.

Resolusi

Untuk menghapus peringatan kritis ini, tambahkan penugasan berikut ke file QSF:

set_instance_assignment -name PAD_TO_CORE_DELAY 1 -to mem_clk[0]

Masalah ini telah diperbaiki pada perangkat lunak Quartus® II versi 10.1.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Cyclone® IV E FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.