Anda akan melihat ketidaksesuaian antara lebar data antarmuka Avalon lokal dan lebar antarmuka memori saat menghasilkan SDRAM DDR2 berbasis UniPHY, SDRAM DDR3, SRAM QDRII, dan kontroler RLDRAMII jika Anda telah menyalakan opsi "Menghasilkan lebar bus power-of-2". Opsi ini digunakan saat menerapkan IP QDRII di SOPC Builder karena SOPC Builder tidak mendukung lebar bus selain daya 2. Jadi, jika Anda tidak menerapkan desain Anda di SOPC Builder, Anda tidak boleh mengaktifkan opsi ini. Ketika opsi ini dihidupkan, lebar bus data samping Avalon-MM akan dibulatkan ke daya 2 terdekat.
Misalnya, jika Anda menghasilkan antarmuka SRAM QDRII Half Rate QDRII 36 bit dengan burst 4, Anda mengharapkan IP menghasilkan lebar 144 bit Avalon-MM side data bus tetapi jika Anda telah menyalakan opsi "Menghasilkan lebar bus power-of-2", IP tidak menghasilkan koneksi untuk bit 128 hingga 143. Data pengguna tidak dapat ditulis ke bit ini dan dibaca dari bit ini. Bit data lokal yang tidak diabaikan tidak sesuai dengan pin data tertentu yang benar-benar tidak terhubung, tetapi sesuai bukannya dengan sebagian kecil transfer di sejumlah besar pin data. Misalnya dengan antarmuka Half Rate 36 bit, data pada 16 pin (pin DQ 20 hingga 35) akan diabaikan 1/4 kali karena pemetaan pin DQ ke antarmuka lokal.
DQ0 dipetakan ke 0, 36, 72, 108 bit lokal
.
.
.
DQ34 dipetakan ke 34, 70, 106, 142 dan
DQ35 dipetakan ke 35, 71, 107, 143
Oleh karena itu, untuk mengabaikan bit 128 hingga 143, data dari 16 pin akan diabaikan 1/4 saat itu.