Desain contoh testbench SerialLite III yang dihasilkan dengan inti IP menggunakan mode clocking standar (SCM) dan pengaturan parameter bawaan. Untuk menjalankan simulasi dalam mode clocking lanjutan (ACM), pengaturan bawaan di testbench perlu dimodifikasi secara manual untuk mencocokkan pengaturan pengguna di GUI editor parameter IP.
1. Arahkan ke direktori \'<ip variation name>_example/seriallite_iii/example_testbench\' dan buka berkas \'test_env.v\' di editor teks.
2. Modifikasi yang berikut test_env parameter untuk mencocokkan pengaturan editor parameter IP pengguna.
- user_clock_frequency (Frekuensi clock pengguna yang diperlukan)
- pll_ref_freq (Frekuensi clock referensi transiver)
- pll_ref_var (Frekuensi clock referensi transiver)
- data_rate (Kecepatan data transiver per jalur)
- meta_frame_length (Panjang bingkai meta)
- ecc_enable (Perlindungan ECC)
Perhatikan hal berikut test_env parameter tidak digunakan dalam mode clocking tingkat lanjut dan dapat diabaikan.
- reference_clock_frequency (frekuensi clock referensi fPLL)
- coreclkin_frequency (Frekuensi clock inti)
3. Buka \'./vsim\' sub-direktori dan buka \'run_vsim.do\' berkas dalam editor teks.
J. Tambahkan \' definisikan ADVANCED_CLOCKING\' untuk vsim opsi perintah.
B. Atur jumlah jalur dalam \'-G/test_env/jalur=\'.
- Jumlah jalur bawaan diatur ke 5.
4. Jalankan simulasi sesuai dengan prosedur yang dijelaskan dalam panduan pengguna SerialLite III.