ID Artikel: 000084974 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 31/12/2013

Domain clock apa yang rx_hi_ber dan sinyal rx_block_lock dari 10GBASE-R PHY IP synchronous to?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Sinyal rx_hi_ber dan rx_block_lock 10GBASE-R PHY IP sinkron dengan sinyal phy_mgmt_clk.

Produk Terkait

Artikel ini berlaku untuk 5 produk

Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Arria® V GT FPGA
Arria® V GZ FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.