ID Artikel: 000084977 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa laju slew rate tidak lambat mengontrol opsi logika yang tersedia untuk perangkat Stratix® II dan Cyclone® II?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Opsi logika laju slew rate lambat pada rangkaian perangkat sebelumnya memanipulasi pengaturan kekuatan drive untuk mencapai laju edge yang berbeda pada buffer output. perangkat Stratix® II dan Cyclone® II menawarkan lebih banyak pengaturan kekuatan drive per standar I/O. Kecepatan miring dapat diubah dengan menggunakan pengaturan kekuatan drive yang berbeda. Kecepatan edge yang cepat dapat
dicapai dengan pengaturan saat ini yang lebih besar, laju yang lebih lambat dapat dicapai dengan pengaturan saat ini yang lebih rendah. Gunakan model IBIS rangkaian perangkat untuk menentukan kecepatan edge yang sebenarnya untuk setiap pengaturan kekuatan drive per standar I/O.

Model IBIS untuk perangkat Altera® dapat diunduh di www.altera.com.

Produk Terkait

Artikel ini berlaku untuk 2 produk

Cyclone® II FPGA
Stratix® II FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.