Jika karakter kontrol tidak tersedia dalam aliran data pemancar, opsi berikut ini tersedia saat mengatur penerima LVDS di perangkat Cyclone® III.
Jika clock referensi adalah faktor laju data/deserialisasi (satu kenaikan edge per kata serial), maka batas kata menjadi deterministik. Misalnya jika sistem Anda berisi data SERDES x8 800 Mbps dan clock yang diterima adalah 100 MHz, maka untuk setiap kenaikan edge clock referensi, Anda menerima satu kata seri 8 bit. Dengan menggunakan simulasi waktu, Anda dapat menentukan posisi bit bawaan pada kata yang akan dihidupkan antarmuka ini, atau setelah pengaturan diterapkan ke PLL.
Jika clock referensi tidak stabil ketika perangkat mengonfigurasi, fase PLL akan berubah menjadi acak, yang dapat mengakibatkan keselarasan kata acak. Ajarkan ulang PLL untuk kembali ke posisi deterministik. Panduan terbaik untuk data yang berjalan gratis adalah menggunakan clock yang memberi Anda hubungan deterministik dengan keselarasan kata.Menggunakan simulasi waktu, atau pengukuran lab, Anda dapat menentukan berapa banyak pulsa slip bit yang diperlukan untuk diterapkan ke sirkuit keselarasan data untuk menyelaraskan kata dengan benar. Kemudian bangun mesin keadaan sederhana untuk mengimplementasikan pulsa slip bit tersebut setelah kunci PLL ditegaskan dan stabil apakah setelah pengaturan ulang asynchronous atau menyala saat perangkat memasuki mode pengguna.