ID Artikel: 000085043 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 12/01/2015

Bagaimana cara mencegah penggabungan counter output PLL dalam Quartus® II 12.1 dan yang lebih baru untuk perangkat Intel® Stratix®, Arria® V dan Cyclone® V FPGA?

Lingkungan

  • Perangkat Lunak Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Dalam Quartus® II versi 12.1 dan yang lebih baru, Anda dapat menggunakan UNFORCE_MERGE_PLL_OUTPUT_COUNTER variabel QSF untuk mencegah penghitung output PLL menggabungkan perangkat Stratix® V, Arria® V, atau Cyclone® V.

    Resolusi

    Berikut adalah contoh penetapan yang dibuat pada penghitung output PLL:

    set_instance_assignment -name UNFORCE_MERGE_PLL_OUTPUT_COUNTER AKTIF ke "mypll:inst|mypll_0002:mypll_inst|altera_pll:altera_pll_i*"

    Artikel terkait

    Produk Terkait

    Artikel ini berlaku untuk 15 produk

    Cyclone® V SX SoC FPGA
    Stratix® V E FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.