ID Artikel: 000085045 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 05/02/2014

Apakah Stratix V Hard IP untuk PCI Express mendukung kesetaraan Gen3 Fase 2 dan Fase 3 dalam simulasi?

Lingkungan

  • PCI Express*
  • Simulasi
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Stratix yang dihasilkan otomatis® V Hard IP untuk PCI Express® test bench Root Port bus functional model (BFM) melewati Equalization Gen3 Phase 2 dan Phase 3.

    Jika menggunakan Root Port BFM pihak ketiga, modifikasi untuk mengakhiri Equalization setelah Fase 0 dan Fase 1
    telah diselesaikan.

    Resolusi

     

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.