ID Artikel: 000085097 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 14/12/2015

Mengapa sinyal IP PLL Altera tidak phase_done menegaskan dalam simulasi tingkat gerbang pergeseran fase dinamis?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® II versi 15.0.2 dan sebelumnya, phase_done mungkin tidak menegaskan setelah pergeseran fase oleh pulsa phase_en dalam simulasi tingkat gerbang pergeseran fase dinamis dengan IP PLL Altera.

    Masalah ini hanya memengaruhi simulasi.

    Resolusi

    Masalah ini telah diperbaiki dalam Perangkat Lunak Intel® Quartus® Prime Standard versi 16.0

    Artikel terkait

    Produk Terkait

    Artikel ini berlaku untuk 15 produk

    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.