ID Artikel: 000085107 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa avl_ready tidak menegaskan setelah permintaan baca atau tulis?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat menggunakan kontroler laju kuartal DDR3 UniPHY, Anda mungkin menyadari bahwa avl_ready menjadi rendah segera setelah permintaan baca atau tulis. Hal ini menyebabkan efisiensi baca dan tulis yang buruk oleh pengontrol.

    Ada masalah yang diketahui dengan kontroler kuartal ketika menghapus pernyataan avl_ready setelah perintah burst dengan ukuran burst lebih besar dari satu. Controller de-asserts avl_ready selama satu siklus mengulur antrean perintah Avalon.

    Resolusi

    Solusinya adalah dengan menggunakan ukuran burst yang berukuran satu untuk mencapai efisiensi maksimum atau menggunakan ukuran burst yang lebih besar, seperti 32 atau 64, untuk meminimalkan efek dari satu kios siklus.

    Masalah ini akan diperbaiki dalam versi perangkat lunak Quartus® II di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 8 produk

    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA
    Stratix® III FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.