ID Artikel: 000085126 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 13/08/2012

Bagaimana I/O diferensial psuedo diterapkan di bank I/O sisi perangkat Stratix II?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dimungkinkan untuk membuat I/O diferensial psuedo pada side bank perangkat Stratix® II dengan mengimplementasikan dua pin I/O satu ujung.

Altera® merekomendasikan agar Anda menerapkan standar diferensial psuedo apa pun dengan menggunakan pasangan pin diferensial yang ada (yaitu LVDS &CLK). Alasannya adalah bahwa pasangan pin ini memiliki margin tipis yang lebih ketat dibandingkan pin I/O normal non-diferensial.

Output hanya akan dirakit dengan merangkai sinyal Anda ke dua register output (satu di setiap pin IOE diferensial) satu register clocked langsung dari clock Anda, yang lain dari inversi clock Anda.

Input pada dasarnya sama, Anda perlu menggunakan pasangan pin diferensial tetapi hanya input polaritas positif yang digunakan. Dengan kata lain, hanya pin yang tidak terbalik yang harus ditentukan dalam desain, pin yang terbalik disediakan ketika standar I/O diferensial ditetapkan. Input apa pun hanya akan menggunakan sinyal positif, dan dirujuk ke VREF (yang masih diperlukan).

 

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® II FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.