ID Artikel: 000085135 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 28/09/2015

Saat menggunakan pengontrol memori keras berbasis UniPHY, mengapa saya melihat pelanggaran waktu antara port di blok MPFE?

Lingkungan

  • Perangkat Lunak Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat pelanggaran waktu antara port pada blok MPFE menggunakan frekuensi clock yang berbeda karena perangkat lunak Quartus®II tidak secara otomatis memotong jalur waktu ini.

    Resolusi

    Tidak ada jalur antara port MPFE di kontroler memori keras berbasis UniPHY. Jalur yang gagal dapat dipotong dengan aman menggunakan perintah SDC set_clock_groups atau set_false_path. Lihat dokumen Quartus® II TimeQuest Timing Analyzer (.PDF) untuk informasi lebih lanjut tentang perintah SDC.

    Produk Terkait

    Artikel ini berlaku untuk 10 produk

    Arria® V GT FPGA
    Arria® V ST SoC FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.