Sinyal tx_cal_busy tidak akan menyatakan apakah kalibrasi PLL ATX dimulai melalui antarmuka Avalon Memory Mapped pada perangkat Arria® V GZ dan Stratix® V GX/GT.
Sinyal tx_cal_busy hanya ditegaskan pada kalibrasi runtime awal atau jika Anda mengatur ulang pengontrol konfigurasi ulang.
Untuk menentukan apakah proses kalibrasi PLL ATX sudah selesai, Anda dapat membaca register kontrol dan status PLL ATX. Status sibuk adalah bit 8 dari kontrol dan register status di alamat offset 7'h32.
Masalah ini telah diperbaiki dimulai dengan Panduan Pengguna V-Series Transceiver PHY IP Core versi 14.1.