ID Artikel: 000085136 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 02/12/2014

Mengapa sinyal tx_cal_busy tidak menegaskan apakah kalibrasi PLL ATX dimulai melalui antarmuka Avalon Memory Mapped pada perangkat Arria® V GZ dan Stratix® V GX/GT?

Lingkungan

  • Perangkat Lunak Desain Intel® Quartus® Prime
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Sinyal tx_cal_busy tidak akan menyatakan apakah kalibrasi PLL ATX dimulai melalui antarmuka Avalon Memory Mapped pada perangkat Arria® V GZ dan Stratix® V GX/GT.

    Sinyal tx_cal_busy hanya ditegaskan pada kalibrasi runtime awal atau jika Anda mengatur ulang pengontrol konfigurasi ulang.

    Untuk menentukan apakah proses kalibrasi PLL ATX sudah selesai, Anda dapat membaca register kontrol dan status PLL ATX. Status sibuk adalah bit 8 dari kontrol dan register status di alamat offset 7'h32.

    Resolusi

    Masalah ini telah diperbaiki dimulai dengan Panduan Pengguna V-Series Transceiver PHY IP Core versi 14.1.

    Artikel terkait

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Arria® V GZ FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.