Ketika Anda menghubungkan kontroler berbasis Master Uniphy dengan kontroler berbasis slave Uniphy untuk berbagi PLL dan DLL dalam sistem yang dihasilkan oleh pembangun SOPC, Anda akan menemukan pesan galat berikut:
Galat: {instance_name}: Modul memiliki terlalu banyak clock yang tidak disatukan ({instance_name}.pll_ref_clk, {instance_name}.afi_half_clk_in). Hanya satu clock yang tidak terhubung yang diizinkan
Berbagi PLL Uniphy belum pernah didukung dalam SoPC Builder. Gunakan Qsys untuk menghasilkan sistem Anda.
Perangkat lunak Untill Quartus® II versi 11.0 Anda dapat menghasilkan sistem dan menghubungkan sinyal pll_* dan dll_* secara manual di RTL (karena GUI tidak menampilkan ini untuk Anda hubungkan).
Dimulai pada perangkat lunak Quartus II versi 11.0SP1 yang menghubungkan sinyal secara manual di RTL untuk berbagi PLL dan DLL tidak akan berfungsi lagi.
Anda harus menggunakan Qsys untuk menghasilkan sistem yang berbagi PLL dan DLL di antara beberapa pengontrol.