ID Artikel: 000085148 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 11/09/2012

Bagaimana saya bisa mengonfigurasi saluran transiver Stratix® II GX untuk berjalan antara kecepatan data 2 Gbps-3,125 Gbps menggunakan mode 'BASIC - double width'

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dalam perangkat lunak Quartus® II versi 6.1 dan 7.0, Anda tidak dapat mengonfigurasi Megawizard® Plug-in Manager ALT2GXB dalam mode BASIC(dengan lebar blok deserializer diatur ke lebar ganda) pada kecepatan data dalam rentang 2,5 Gbps-3.125 Gbps dan 2 Gbps-3.125 Gbps untuk konfigurasi1 dan konfigurasi2 yang disebutkan di bawah ini.

configuration1: PLD interface width=16, 8B/10B dan rate matcher digunakan.

configuration2: PLD interface width=16, no 8b/10b, no rate matcher dan no byte ordering block.

Alasan pembatasan laju data ini adalah bahwa dalam versi 6.1, ALT2GXB Megawizard memungkinkan laju data maksimum 5 Gbps dan 4 Gbps untuk konfigurasi 1 dan konfigurasi 2 secara berurut. Ketika Anda menggunakan opsi '/2' dalam 'faktor pembagian laju data'(di layar 'Umum' dari Megawizard ALT2GXB), Anda dapat mencapai kecepatan data yang efektif hingga hanya 2,5 Gbps untuk konfigurasi1 dan 2 Gbps untuk konfigurasi2.

Pembatasan ini diperbaiki dimulai dengan perangkat lunak Quartus II versi 7.1.

Oleh karena itu untuk menjalankan laju data transiver hingga 3,125 Gbps pada konfigurasi yang disebutkan di atas, gunakan Megawizard dengan laju data yang diizinkan kemudian secara manual mengubah parameter berikut dalam file output .v/.vhd yang dihasilkan oleh Megawizard ALT2GXB.

cmu_pll_inclock_period

rx_cru_inclock_period

rx_data_rate

tx_data_rate

Contoh berikut menunjukkan modifikasi yang diperlukan untuk mendapatkan kecepatan data efektif 3 Gbps untuk konfigurasi1, untuk file verilog yang dihasilkan oleh ALT2GXB Megawizard.

Langkah1: Atur megawizard ALT2GXB dalam konfigurasi1. Atur frekuensi input clock referensi ke 125 MHz. Atur kecepatan data ke 5 Gbps. Atur 'faktor pembagian laju data' ke 2.  Sesuai pengaturan ini, transiver berjalan pada 2,5 Gbps.

.v yang dihasilkan memiliki nilai parameter berikut.

alt2gxb_component.cmu_pll_inclock_period = 8000

alt2gxb_component.rx_cru_inclock_period =8000

alt2gxb_component.rx_data_rate = 5000

alt2gxb.component.tx_data_rate =5000

Langkah 2: Edit file .v di atas.  Anda telah menggunakan 125 MHz (5 Gbps =125*40) pada langkah 1.  Untuk mendapatkan kecepatan data maksimum 6 Gbps, Anda harus mengubah frekuensi clock referensi input ke 150 MHz (150*40 = 6 Gbps). Karena Anda telah menggunakan 'faktor pembagian laju data' 2 pada langkah 1, Anda mendapatkan kecepatan data efektif 3 Gbps. Berikut ini adalah perubahan yang diperlukan dalam berkas .v.

alt2gxb_component.cmu_pll_inclock_period = 6667

alt2gxb_component.rx_cru_inclock_period =6667

alt2gxb_component.rx_data_rate = 6000

alt2gxb.component.tx_data_rate =6000

--Untuk simulasi RTL verilog fungsi pada alat pihak ketiga, ubah parameter berikut dalam berkas .vo.

nliOl.inclk1_period

nliOl.inclk2_period

nlilO.cruclk0_period

nlilO.cruclk1_period

nlilO.cruclk2_period

Untuk contoh ini, ubah nilai untuk parameter di atas menjadi 6667 (untuk mencerminkan clock referensi input 150 MHz).

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® II GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.