ID Artikel: 000085164 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/11/2012

Apa yang dimaksud dengan "spesifikasi waktu lebar pulsa minimum" dari sinyal reset global untuk Pengontrol UniPHY?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Pengaturan ulang global di Kontroler UniPHY terhubung ke port areset PLL. Oleh karena itu PLL mengatur port minimum pulse width (tARESET) untuk perangkat Anda akan menjadi spesifikasi waktu lebar pulsa minimum.
Misalnya, tARESET untuk perangkat Stratix® IV dan Stratix® V adalah 10n.

Produk Terkait

Artikel ini berlaku untuk 7 produk

Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.