ID Artikel: 000085210 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa saya mendapatkan galat pada Kit Pengembangan FPGA Stratix III saat saya mencoba menggunakan fitur Keamanan Desain?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Anda mungkin melihat led "galat" merah yang menerangi dan "CFG_DONE" yang dipimpin tidak menerangi pada Kit Pengembangan FPGA III Stratix® saat mencoba menggunakan fitur Keamanan Desain karena saat menggunakan Keamanan Desain ada pengaturan pin MSEL0 yang berbeda. Untuk board khusus ini ada jumper J13 untuk MSEL0 yang harus dibiarkan terbuka sehingga MSEL0 dapat ditarik ke VCC. Karena skema konfigurasi untuk board ini saat menggunakan Design Security akan Fast Passive Parallel (FPP) menggunakan perangkat MAX® II dan flash 512 MB, Anda memerlukan pengaturan pin MSEL[2:0] pada 001. Jika tidak menggunakan Keamanan Desain, maka pin MSEL[2:0] akan diatur ke 000.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® III FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.