Saat mengkompilasi desain Stratix IV DDR3 UniPHY dalam perangkat lunak Quartus® II, Anda mungkin mendapatkan pelanggaran waktu tahan di antara clock inti (afi_clk
yang merupakan keluaran CLK[0] dari PLL) dan clock leveling (memphy_leveling_clk
yang merupakan keluaran CLK[2] dari PLL).
Pelanggaran waktu penahanan disebabkan oleh gangguan antara clock inti yang berada pada sumber daya clock regional ganda dan clock leveling yang berada di sumber daya clock global.
Untuk mengatasi masalah ini, tetapkan memphy_leveling_clk
sinyal clock ke sumber daya regional ganda.