ID Artikel: 000085215 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 19/11/2013

Mengapa saya mendapatkan pelanggaran waktu tahan saat mengkompilasi desain kontroler berbasis IV DDR3 SDRAM UniPHY Stratix saya di perangkat lunak Quartus II versi 11.0SP1?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat mengkompilasi desain Stratix IV DDR3 UniPHY dalam perangkat lunak Quartus® II, Anda mungkin mendapatkan pelanggaran waktu tahan di antara clock inti (afi_clk yang merupakan keluaran CLK[0] dari PLL) dan clock leveling (memphy_leveling_clk yang merupakan keluaran CLK[2] dari PLL).

    Pelanggaran waktu penahanan disebabkan oleh gangguan antara clock inti yang berada pada sumber daya clock regional ganda dan clock leveling yang berada di sumber daya clock global.

    Resolusi

    Untuk mengatasi masalah ini, tetapkan memphy_leveling_clk sinyal clock ke sumber daya regional ganda.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.