ID Artikel: 000085267 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 12/09/2012

Dapatkah port reconfg_clk modul konfigurasi ulang didorong oleh ref_clk?

Lingkungan

  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Jika Anda menggunakan Stratix V Hard IP dengan CVP, reconfig_clk harus sama seperti refclk untuk CVP. Untuk non-CVP, dapat berasal dari sumber clock yang berjalan bebas terpisah.

    Resolusi

     

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.