Laju penyebaran output sinyal bervariasi secara signifikan berdasarkan kondisi beban. Model spesifikasi informasi buffer input/output (IBIS) Altera memberikan informasi yang diperlukan untuk menentukan bagaimana efek lini transmisi board memerlukan perlambatan kecepatan miring.
Tabel 1 menunjukkan kecepatan geser yang diukur untuk tepi naik dan turun dalam kondisi berikut:
- Dari 10 hingga 90% ayunan tegangan output
- Di bawah beban non-terminasi 35-pF
- Suhu ruangan
- VCC Nominal
Tabel 1. MAX Kecepatan 7000AE dan 3000A Slew | ||
VCCIO (V) | Kecepatan Slew Normal (V/ns) | Kecepatan Slow Slew (V/ns) |
---|---|---|
3.3 | 1.3 | 1.2 |
2.5 | 1 | 0.9 |
Catatan: Efek kontrol laju slew menjadi lebih dramatis ketika lebih banyak output beralih. Dengan demikian, kontrol slew rate memiliki efek signifikan pada mengurangi ground bounce dan efek sag VCC dari sinyal switching yang berdekatan.
Opsi sintesis logika laju rangkaian lambat dapat dihidupkan dan dimatikan secara global di perangkat lunak MAX PLUS® II menggunakan langkah-langkah berikut:
- Pilih Global Project Logic Synthesis (menu Assign).
- Pilih Define Synthesis Style (kotak Sintesis Logika Proyek Global).
- Nyalakan atau matikan Slow Slew Rate.
- Pilih OK dua kali.