Kesalahan ini akan terlihat ketika membuat testbench untuk desain referensi PCI Express® yang disertakan dengan AN456 dalam perangkat Arria® V atau Cyclone® V. Kesalahan ini disebabkan modul Status Output Bridge tidak memiliki model simulasi yang sesuai.
Qsys akan melaporkan kesalahan berikut jika Anda membuat testbench dengan pengaturan ini:
- Buat sistem Qsys testbench: Standar, BFM untuk antarmuka Avalon standar
- Buat Model simulasi: Verilog
Kesalahan: pcie_av_hip_de_hip_status_0: salah # args: seharusnya "nama proc_quartus_synth"
saat mengeksekusi
"proc_quartus_synth"
(prosedur "proc_sim_verilog" baris 2)
dipanggil dari dalam
"proc_sim_verilog altpcie_av_hip_ast_hip_status_bridge"
Info: pcie_av_hip_de_hip_status_0: "top" dipakai altera_pcie_av_hip_de_hip_status "pcie_av_hip_de_hip_status_0"
Kesalahan: Pembuatan dihentikan, 3 modul atau lebih tersisa
Info: top: Done top" dengan 7 modul, 89 file, 3559773 byte
Kesalahan: ip-generate gagal dengan kode keluar 1: 2 Kesalahan, 8 Peringatan
Untuk simulasi, hapus modul status dari desain atau gunakan desain sampel lain yang tersedia dari direktori instalasi Quartus® II Anda.
<direktori instalasi Anda>\IP\Altera\altera_pcie\...