ID Artikel: 000085285 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 30/04/2014

Kesalahan: pcie_av_hip_de_hip_status_0: salah # args: seharusnya "nama proc_quartus_synth"

Lingkungan

  • Arria® V Hard IP untuk PCI Express* Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Kesalahan ini akan terlihat ketika membuat testbench untuk desain referensi PCI Express® yang disertakan dengan AN456 dalam perangkat Arria® V atau Cyclone® V. Kesalahan ini disebabkan modul Status Output Bridge tidak memiliki model simulasi yang sesuai.

    Qsys akan melaporkan kesalahan berikut jika Anda membuat testbench dengan pengaturan ini:
    - Buat sistem Qsys testbench: Standar, BFM untuk antarmuka Avalon standar
    - Buat Model simulasi: Verilog

    Kesalahan: pcie_av_hip_de_hip_status_0: salah # args: seharusnya "nama proc_quartus_synth"
    saat mengeksekusi
    "proc_quartus_synth"
    (prosedur "proc_sim_verilog" baris 2)
    dipanggil dari dalam
    "proc_sim_verilog altpcie_av_hip_ast_hip_status_bridge"
    Info: pcie_av_hip_de_hip_status_0: "top" dipakai altera_pcie_av_hip_de_hip_status "pcie_av_hip_de_hip_status_0"
    Kesalahan: Pembuatan dihentikan, 3 modul atau lebih tersisa
    Info: top: Done top" dengan 7 modul, 89 file, 3559773 byte
    Kesalahan: ip-generate gagal dengan kode keluar 1: 2 Kesalahan, 8 Peringatan

    Resolusi

    Untuk simulasi, hapus modul status dari desain atau gunakan desain sampel lain yang tersedia dari direktori instalasi Quartus® II Anda.
    <direktori instalasi Anda>\IP\Altera\altera_pcie\...

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Cyclone® V GT FPGA
    Arria® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.