ID Artikel: 000085319 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 01/01/2015

Apakah perangkat Arria V memiliki batasan penempatan I/O yang serupa dengan pin HSTL dan SSTL sebagaimana dibandingkan dengan perangkat Arrix II GX?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Tidak, perangkat Arria® V tidak memiliki batasan penempatan I/O serupa dengan pin HSTL dan SSTL sebagaimana dibandingkan dengan perangkat Arrix II GX.

Anda dapat menggunakan semua pin keluaran/dwiarah HSTL dan SSTL yang tersedia di bank I/O perangkat V Arria.

Untuk batasan penempatan I/O untuk perangkat Arria II GX, Anda dapat merujuk pada Panduan Koneksi Pin Rangkaian Perangkat (PDF) Arria II .

Artikel terkait

Produk Terkait

Artikel ini berlaku untuk 8 produk

Arria® V GT FPGA
Stratix® V E FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Stratix® V GX FPGA
Arria® V SX SoC FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.