ID Artikel: 000085347 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/07/2013

Mengapa desain kontroler berbasis DDR3 UniPHY kuartal menunjukkan efisiensi baca yang rendah?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Efisiensi baca rendah disebabkan oleh salah satu pengaturan dalam kontroler DDR3 untuk desain laju kuartal. Ketika latensi baca lebih panjang (misalnya: nomor latensi CAS yang lebih besar), kontroler akan mengulur perintah baca internal dari mengeksekusi karena jumlah maksimum perintah baca yang tertunda tercapai.

    Resolusi

    Solusi saat ini untuk masalah ini adalah mengubah parameter MAX_PENDING_RD_CMD dari 16 menjadi 32 di file _c0.v sebagai berikut:

    Dari

    MAX_PENDING_RD_CMD = 16

    Untuk

    MAX_PENDING_RD_CMD = 32

    Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus® II versi 13.1.

     

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V E FPGA
    Stratix® V GS FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.