ID Artikel: 000085348 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/01/2013

String literal ditemukan di mana tipe non-array std.standard.integer diharapkan

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Galat ini mungkin terlihat selama simulasi Altera Megafungsi PLL yang dihasilkan dalam VHDL dari perangkat lunak Quartus® II versi 12.1, ketika parameter clock output physical diaktifkan di MegaWizard™ dan Faktor Pengganda Fraksional (k) telah ditentukan.

 

 

Resolusi

Untuk mengatasi masalah ini pada perangkat lunak Quartus II versi 12.1, Altera Megafungsi PLL harus dihasilkan di Verilog jika diperlukan pengaturan manual Faktor Pengganda Fraksional (k).

Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Quartus II di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 15 produk

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.