Karena masalah dalam perangkat lunak Quartus® II versi 12.1 dan yang lebih baru, Anda mungkin melihat galat ini di perangkat Stratix® V saat menggunakan megafungsi ALTLVDS_TX dalam mode PLL eksternal.

Karena masalah dalam Perangkat Lunak Quartus® II versi 12.1 dan yang lebih baru, Anda mungkin melihat galat ini pada perangkat Stratix® V saat menggunakan fungsi ALTLVDS_TX mega dalam mode PLL eksternal.

Galat: Node pemancar SERDES 'lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|outclock_tx' tidak terhubung dengan benar pada port 'ENABLE0'. Harus terhubung ke salah satu porta valid yang tercantum di bawah ini. Info: Dapat terhubung ke port LOADEN dari stratixv_pll_lvds_output WYSIWYGInfo: Dapat terhubung ke port OUTCLK generic_pll WYSIWYG

Untuk mengatasi masalah ini, buffer LVDS perlu dimasukkan antara pll eksternal dan instans ALTLVDS pada tx_inclock dan port tx_enable.

Tinjau artikel di bawah ini untuk mempelajari cara menambahkan buffer LVDS menengah antara PLL eksternal dan IP ALTLVDS.

Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 12.1.