Anda mungkin melihat galat berikut saat mencoba menjalankan berkas _p0_pin_assignments.tcl saat mengimplementasikan IP antarmuka memori eksternal berbasis UniPHY yang dihasilkan dalam VHDL:
Galat (332000): GALAT: Argumen adalah filter objek yang tidak cocok dengan objek. Tentukan satu kecocokan hanya satu objek.
sembari mengeksekusi
"get_node_info -cell "
(prosedur "is_node_type_pll_clk" baris 2)
diinvokasi dari dalam
"is_node_type_pll_clk "
(prosedur "get_input_clk_id" baris 2)
diinvokasi dari dalam
"get_input_clk_id "
(prosedur "_p0_get_ddr_pins" baris 240)
diinvokasi dari dalam
"_p0_get_ddr_pins allpins"
(prosedur "_p0_initialize_ddr_db" baris 13)
diinvokasi dari dalam
"_p0_initialize_ddr_db _p0_ddr_db"
diinvokasi dari dalam
"jika { ! [ info ada _p0_sdc_cache ] } {
set _p0_sdc_cache 1
_p0_initialize_ddr_db _p0_ddr_db
} lain..."
(berkas ".. Baris /ddr3//_p0.sdc" 186)
Anda perlu memodifikasi kode RTL dalam file _0002.v dan membuat perubahan pada deklarasi sinyal untuk sinyal berikut, sinyal ini sedikit dalam kode verilog tetapi dinyatakan sebagai std_logic_vector dalam pembungkus VHDL untuk IP:
kabel keluaran [0:0] mem_ck, // .mem_ck
kabel keluaran [0:0] mem_ck_n, // .mem_ck_n
kabel keluaran [0:0] mem_cke, // .mem_cke
kabel keluaran [0:0] mem_cs_n, // .mem_cs_n
kabel keluaran [0:0] mem_ras_n, // .mem_ras_n
kabel keluaran [0:0] mem_cas_n, // .mem_cas_n
kabel keluaran [0:0] mem_we_n, // .mem_we_n
dengan menambahkan [0:0] Anda akan mencocokkan deklarasi sinyal agar kompatibel dengan VHDL.
Masalah ini akan diperbaiki di masa mendatang terkait perangkat lunak Quartus II.