Saat mensimulasikan Hard IP untuk antarmuka Avalon-MM PCI Express® 128-bit di perangkat lunak Quartus® II versi 14.0 dan sebelumnya, perangkat yang sedang diuji (DUT) tidak dapat mengirimkan paket apa pun dari bus Avalon-MM ke tautan PCIe.
Masalah ini disebabkan oleh deklarasi lebar sinyal kontrol yang salah di jalur data transmisi. Sinyal kontrol dinyatakan sebagai 5-bit, tetapi hanya 4-bit yang didorong di testbench. Bit yang paling signifikan tidak didorong dan menjadi "x" dalam simulasi.
Untuk mengatasi masalah ini, ikuti langkah-langkah di bawah ini:
- Buka file altpciexpav128_cr_rp.v
- Temukan garis-garisnya
- kawat [4:0] tx_low64_fifo_wrusedw
- kawat [4:0] tx_hi64_fifo_wrusedw
- Ubah garis menjadi
- kawat [3:0] tx_low64_fifo_wrusedw
- kawat [3:0] tx_hi64_fifo_wrusedw
Masalahnya dijadwalkan akan diperbaiki dalam rilis perangkat lunak Quartus® II di masa mendatang.